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        綜合新聞

        微電子所在IGZO-FET緊湊模型領域取得重要進展

        稿件來源:重點實驗室 郭婧蕊,張康瑋 發布時間:2022-07-04

          基于IGZOCAA結構晶體管具有更低的功耗和更高的密度,可通過單片堆疊的方式將DRAM存儲單元面積縮小至4F2。但隨著器件尺寸的縮小,無序體系相關的由溫度變化導致的不含時(TZI)以及偏置溫度不穩定性(BTI)問題進一步惡化,相關模型還未得到研究。 

          針對上述問題,微電子所重點實驗室科研人員基于柱狀溝道層的內/外表面電勢建立了可堆疊的CAA-IGZO-FET緊湊模型。在器件層級,研究了非對稱源/漏的電學行為。在233k ~ 393 K的范圍內,考慮了溫度對閾值電壓、泄漏電流和非線性接觸的影響(TZI)。為了進一步研究時間相關的可靠性問題,模型還分析了由PBTI引起的反常的閾值電壓的負移。在電路層級,通過將TZIBTI整合到2T0C DRAM單元中,該模型完成了可靠性感知的設計工藝協同優化流程。 

          基于該成果的文章“Compact Modeling of IGZO-based CAA-FETs with Time-zero-instability and BTI Impact on Device and Capacitor-less DRAM Retention Reliability”入選2022 VLSI。微電子所博士生郭婧蕊為第一作者,華為孫瑩博士為共同一作,微電子所汪令飛研究員、李泠研究員和華為景蔚亮博士為共同通訊作者。 

         

        1. CAA-IGZO-FET模型開發流程及BTI測試

        附件:
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